本題鏈接：

https://hdlbits.01xz.net/wiki/Hadd

創(chuàng)建一個(gè)半加法器。半加法器將兩位相加（不包括進(jìn)位）求和后輸出。

預(yù)期解決方案長(zhǎng)度：大約2行。

題目

答案

按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。

按位操作符對(duì) 2 個(gè)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行按位操作。

如果 2 個(gè)操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。

取反操作符只有一個(gè)操作數(shù)，它對(duì)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。

參考內(nèi)容：

2.4 Verilog 表達(dá)式?| 菜鳥(niǎo)教程：

https://www.runoob.com/w3cnote/verilog-expression.html