本題鏈接：

https://hdlbits.01xz.net/wiki/Vector3

部分選擇用于選擇訪問向量的一部分。 拼接運算符 {a,b,c} 用于通過將幾個小向量拼接在一起來創(chuàng)建更大的向量。

連接需要知道每個組件的寬度(或者你怎么知道結(jié)果的長度?)。因此，{1,2,3} 是非法的從而會導(dǎo)致錯誤消息：串聯(lián)中不允許使用未調(diào)整大小的常量。

連接運算符可用于賦值的左側(cè)和右側(cè)。

題目

給定幾個輸入向量，將它們連接在一起，之后它們分成幾個輸出向量。 有六個 5 位輸入向量：a、b、c、d、e 和 f，總共 30 位輸入。 有四個 8 位輸出向量：w、x、y 和 z，用于 32 位輸出。 輸出應(yīng)該是輸入向量的串聯(lián)，后跟兩個 1 位：

答案

輸出波形

Verilog 中提供了大約 9 種操作符，分別是算術(shù)、關(guān)系、等價、邏輯、按位、歸約、移位、拼接、條件操作符。

大部分操作符與 C 語言中類似。同類型操作符之間，除條件操作符從右往左關(guān)聯(lián)，其余操作符都是自左向右關(guān)聯(lián)。圓括號內(nèi)表達(dá)式優(yōu)先執(zhí)行。例如下面每組的 2 種寫法都是等價的。

拼接操作符用大括號?{，}?來表示，用于將多個操作數(shù)（向量）拼接成新的操作數(shù)（向量），信號間用逗號隔開。

拼接符操作數(shù)必須指定位寬，常數(shù)的話也需要指定位寬。

參考內(nèi)容：

2.4 Verilog?表達(dá)式?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-expression.html