verilog的題目要和標(biāo)準(zhǔn)答案一致還是挺難的，因為題目總會有時序描述不清楚導(dǎo)致差1個clk

本題核心就是，發(fā)送端拉高req，ack是req同步過來的信號，然后發(fā)送端再檢測ack的上升沿，檢測到之后說明信號收到了，拉低req，ack也隨著拉低，然年后data等5個clk接著發(fā)送，req也同步拉高，如此循環(huán)。唯一要注意的就是接收端的ack和發(fā)射端的ack檢測之間差幾個clk，要保證同步，才能讓data正確隔5個clk發(fā)送一個數(shù)據(jù)，不然會錯位，這里接收端req打了一拍再用的，因為邊沿檢測也是一個clk延遲