實(shí)驗(yàn)內(nèi)容

1、用實(shí)驗(yàn)箱檢測7400中每個(gè)與非門的邏輯功能是否正常。
略

2、用7400實(shí)現(xiàn)非、或、或非和異或邏輯功能，寫出邏輯表達(dá)式并給出化簡過程；在實(shí)驗(yàn)箱上連接電路并驗(yàn)證邏輯功能，將結(jié)果填入真值表。

非：

或：

或非：

異或：

XOR(A, B) = (A NAND B) NAND (A NAND (A NAND B)) NAND (B NAND (A NAND B))

3、傳輸延遲時(shí)間是衡量門電路開關(guān)速度的一個(gè)重要指標(biāo)，如圖1-1所示，tpd = (tpHL+tpLH) / 2，其中tpHL和tpLH分別為導(dǎo)通延遲時(shí)間和截止延遲時(shí)間。用環(huán)形振蕩器測量7400的平均傳輸延遲時(shí)間，實(shí)驗(yàn)電路如下圖所示。電路輸出波形的周期 T = 6tpd，則tpd = T/6，tpd即為7400平均傳輸延遲時(shí)間。（需記錄輸出波形，波形頻率10MHz以上幅度1V以上）

T=114.4ns
tpd=T/6=19.067ns

4、用示波器的XY模式測量7400的電壓傳輸曲線，畫出曲線，記錄并在曲線上標(biāo)注VOH、VOL、Voff、Von。測試電路如圖1-2所示。其中VOH、VOL分別為與非門的輸出高電平和低電平；Voff是關(guān)門電平，指保持輸出為高電平的最大輸入低電平；Von是開門電平，指保持輸出為低電平的最小輸入高電平。 （在時(shí)基模式下觀察與非門的輸出隨輸入的變化更直觀)

仿真無可用結(jié)果

5、（選作）用與非門7400構(gòu)成半加器，實(shí)現(xiàn)不考慮進(jìn)位輸入的一位二進(jìn)制加法。

半加器具有兩個(gè)輸入（A，B）和兩個(gè)輸出（和S，進(jìn)位C）。在這里，我們不考慮進(jìn)位輸入，只關(guān)心一位加法的結(jié)果。半加器的邏輯是：

S = A ⊕ B （異或） C = A * B （與）

分別實(shí)現(xiàn)

思考題：

對(duì)于TTL電路，輸入端懸空相當(dāng)于什么電平？在實(shí)際接線中應(yīng)當(dāng)如何處理，為什么？

相當(dāng)于高電平。在實(shí)際接線中，應(yīng)將未使用的TTL輸入連接到確定的邏輯電平，避免讓輸入懸空。
懸空輸入可能會(huì)接收到雜散的電磁噪聲，導(dǎo)致輸入在高電平和低電平之間隨機(jī)波動(dòng)，可能導(dǎo)致電路行為異常、功耗增加甚至損壞電路。