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cadence中運(yùn)放性能參數(shù)仿真(一)

2020-04-27 22:33 作者:ic初學(xué)者  | 我要投稿

1、開(kāi)環(huán)增益與相位裕度

電源電壓 VDD=3V,VP 輸入電壓 1.5V,VN 輸入電壓 1.5V 直流并疊加 1V 交流電壓,掃描頻率從1Hz至 100MHz

交流小信號(hào)仿真圖
tt 工藝角下仿真的運(yùn)放波特圖

可以看出相位裕度為 72 度,單位增益頻率為 1.07MHz


2、共模抑制比(CMRR)

電源電壓 VDD=3V ,將運(yùn)放的反相輸入端VN和輸出端VO用一個(gè)僅包含 1V 交流電壓的電壓源連接,該電壓源的正端和運(yùn)算放大器的反相輸入端相連;同相輸入端VP輸入 1.5V 直流并疊加 1V 交流電壓,掃描頻率從1Hz至100MHz

CMRR仿真圖
CMRR仿真波形圖

共模抑制比為 103dB


3、電源電壓抑制比(PSRR)

電源電壓 VDD為 3V 直流電壓疊加 1V 交流電壓 ,將運(yùn)放的反相輸入端VN和輸出端VO短接,同相輸入端VP輸入?1.5V 直流電壓,掃描頻率從1Hz至100MHz

PSRR仿真圖
PSRR仿真波形圖

電源抑制比為 117dB


參考文獻(xiàn):

何樂(lè)年,王憶 .《模擬集成電路設(shè)計(jì)與仿真》

cadence中運(yùn)放性能參數(shù)仿真(一)的評(píng)論 (共 條)

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