我們已經(jīng)介紹了芯片橫向產(chǎn)業(yè)鏈中的設計與制造環(huán)節(jié)，接下來我們繼續(xù)介紹芯片的封測環(huán)節(jié)。需要指出的是一直以來，芯片測試行業(yè)都被看成是芯片封測的一部分，從價值占比看，根據(jù)Gartner數(shù)據(jù)，集成電路封裝環(huán)節(jié)價值占比約為80%-85%，測試環(huán)節(jié)價值占比約為15%-20%。

傳統(tǒng)一體化封測企業(yè)的測試業(yè)務往往是當做封裝業(yè)務的補充，核心業(yè)務以封裝為主，測試為輔，既沒有產(chǎn)品多樣性，也沒有精力去服務小的客戶。然而隨著芯片設計行業(yè)的迅速發(fā)展，大量芯片類型被設計了出來，但其中只有很少的一部分會進行大規(guī)模流片，很多芯片仍停留在設計階段。這就意味著，大量的芯片測試需求實際是沒有得到滿足的。因此這就催生出了獨立第三方芯片測試公司，它們能夠根據(jù)客戶需求，定制化的推出測試服務，滿足客戶對于芯片功能、性能和品質(zhì)等多方面的嚴苛要求。在測試過程中，客戶還能夠根據(jù)獨立測試公司的反饋，及時調(diào)整芯片設計思路，避免大規(guī)模流片造成的浪費。接下來我們將對封裝、測試流程分別進行詳細介紹。

任何一個電子元件，不論是一個三極管還是一個集成電路（Integrated Circuit, IC），想要使用它，都需要把它連入電路里。一個三極管，只需要在源極、漏極、柵極引出三根線就可以了，然而對于擁有上百或上千個引腳的超大規(guī)模集成電路來說，靠這種類似于手動把連線插到面包板的過程是不可能的。直接把裸片連接到電路中也是不可能實現(xiàn)的，因為裸片極容易收到外界的溫度、雜質(zhì)和外力的影響，非常容易遭到破壞而失效。因此還需要通過封裝流程提供芯片與其他電子元器件的互連以實現(xiàn)電信號的傳輸，同時提供保護，以便于將芯片安裝在電路系統(tǒng)中；以及通過測試流程確保最終芯片的功效符合要求，這就是芯片的封裝和測試。

一般而言，要組成一個系統(tǒng)，計算、存儲、被動（電阻/電容/電感等）需通過電子封裝互連到一起?，F(xiàn)代電子封裝包含四個層次：零級封裝，半導體制造的前段工藝即芯片制造（die），晶體管互連3-500納米，如果在這個層面上去做芯片與外部的互連則叫片上系統(tǒng)（System on Chip，SoC）；一級封裝，半導體制造的后段工藝，即芯片的封裝（package），封裝體內(nèi)互連20-500微米，如果在這個層面上做芯片與外界的互連則稱之為封裝級系統(tǒng)（System in Package，SiP）；二級封裝，是在印刷線路板上的各種組裝（assembling），基板上互連100-1000微米，即是通過PCB層面上的組裝完成芯片與外界的互連；三級封裝，手機等的外殼安裝，儀器設備內(nèi)互連1000微米，這是屬于板級互連。

我們通常所說的芯片封裝即是指一級封裝，它是將通過測試的晶圓加工得到獨立芯片的過程， 它的主要功能有電氣特性的保持、芯片保護、應力緩和及尺寸調(diào)整。

同樣的，測試也可以分為很多種，除了我們在設計環(huán)節(jié)講到的各種測試以及晶圓制造過程中的量測外，通常說的芯片測試包括屬于晶圓制造的WAT測試（Wafer Acceptance Test，晶圓可接受測試），以及屬于封測流程的晶圓測試（Chip Probing，針測，或稱晶圓中測）和成品測試（Final Test，成測，或稱產(chǎn)品終測）。

三者之間的區(qū)別可以簡單概括為：WAT是在晶圓制造完成之后、送去封測廠之前對晶圓電學特性的測試，測試通過的晶圓被送去封測廠。 CP 測試的目的是在封裝之前找出由于工藝原因?qū)е碌木A上的殘次品Die，縮減后續(xù)封測的成本，也可以用來檢測fab廠制造的工藝水平。FT測試則是芯片出廠前的最后一道攔截。測試對象是針對封裝好的chip，CP測試之后會進行封裝，封裝之后進行FT測試，可以用來檢測封裝廠的工藝水平。簡而言之，WAT是晶圓層面的管芯或結構測試；CP是晶圓層面的電路測試和功能測試；FT是器件層面的電路測試和功能測試。具體到我們關注的封測階段，從測試類別來看，CP和FT主要包括的測試內(nèi)容如下：

了解完封測的主要概念后，接下來我們將對封測的流程和封裝的種類進行詳細的探討。需要指出的是不論多么復雜的封裝，從黑盒的角度來看其基本功能都是一樣的，最簡單的就是封裝一個分立器件，給出幾個引腳；復雜一點想要封裝具有多個I/O接口的IC，以及多個IC一起封裝，在封裝的發(fā)展過程中也發(fā)展出了很多封裝類型和很多技術，比如扇入技術（Fan In，F(xiàn)I）、扇出技術（Fan Out，F(xiàn)O）等。這些概念和縮寫非常多，尤其是當談到先進封裝（Advanced Packaging）的時候，為了實現(xiàn)高密度集成以及快速信號傳輸這些需求，不得不在每一個地方都發(fā)展一些新的技術，且同一個封裝類型可能用到混合的封裝技術，這也就導致了在介紹封裝類型時既十分繁雜，又容易混淆。為了解決這一問題，本篇文章在介紹封裝類型時將以封裝技術為核心進行梳理。接下來讓我們一起開始吧。

我們首先對典型的封裝流程進行介紹。如下圖所示，晶圓制造完成且通過WAT測試后則被送往封測廠。封測廠首先對晶圓進行CP測試，即 在完成晶圓制造后，通過探針與芯片上的焊盤接觸，進行芯片功能的測試，同時標記不合格芯片并在切割后進行篩選。CP 測試完成后進入封裝環(huán)節(jié)， 封裝工藝流程一般可以分為兩個部分，用塑料封裝之前的工藝步驟稱為前段操作，在成型之后的工藝步驟稱為后段操作?；竟に嚵鞒贪ňA減薄、晶圓切割、芯片貼裝、 固化、 芯片互連、注塑成型、 去飛邊毛刺、 上焊錫、 切筋成型、打碼等。 因封裝技術不同，工藝流程會有所差異，且封裝過程中也會進行檢測。封裝完成后的產(chǎn)品還需要進行終測（Final Test， FT），通過FT測試的產(chǎn)品才能對外出貨。

需要注意的是，以上介紹的是傳統(tǒng)典型的封裝流程，它是將成品晶圓切割成單個芯片，然后再進行黏合封裝。實際上具體的封裝流程與封裝技術緊密相關，即不同封裝技術的流程可能不同，如晶圓級封裝（Wafer Level Package，WLP）就是在芯片還在晶圓上的時候就對芯片進行封裝和測試，保護層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。

接下來我們將著重介紹封裝的類型，與半導體其他產(chǎn)品一樣，封裝產(chǎn)品的劃分同樣可用多種標準。如根據(jù)“封裝材料”的不同，可分為塑料封裝（以塑料為外殼，是目前使用最多的封裝形式）、金屬封裝（以金屬為外殼，可在高溫、低溫、高濕、強沖擊等惡劣環(huán)境下使用，較多用于軍事、高可靠民用電子領域）、陶瓷封裝（以陶瓷為外殼，多用于有高可靠性需求和有空封結構要求的產(chǎn)品）、玻璃封裝（以玻璃為外殼，廣泛用于二極管、存儲器、LED、MEMS傳感器、太陽能電池等）；根據(jù)“PCB連接方式”的不同，可分為通孔插裝類（外形具有直插式引腳，引腳插入PCB上的通孔后，使用波峰焊進行焊接，器件和焊點分別位于PCB的兩面）、表面貼裝（一般具有“L”型引腳、“J”形引腳、焊球或焊盤（凸塊），器件貼裝在PCB表面的焊盤上，再使用回流焊進行高溫焊接，器件與焊接點位于PCB的同一面上）；根據(jù)發(fā)展階段，可分為第一階段通孔插裝時代（20世紀70年代）、第二階段表面貼裝時代（20世紀80年代后 ）、第三階段面積陣列封裝時代（20世紀90年代后）、第四階段多芯片模塊、3D封裝、SiP（20世紀末）、第五階段MEMS、Chiplet（21世紀以來）。

然而正如上面所講，封裝的類型十分繁雜，每一種類型又都有英文簡稱，把握起來比較困難，從封裝的發(fā)展歷程和產(chǎn)品本質(zhì)來看，我們找到了一個比較好的切入點，即依據(jù)封裝技術來劃分。這樣封裝產(chǎn)品在我們的眼中就是一種或多種封裝技術的組合，通過這種方式不僅可以把握歷史發(fā)展脈絡，更重要的是可以更好地理解當下的進展情況和未來的發(fā)展方向。我們首先將本文要點總結為如下思維導圖然后再進行介紹。

1、引線鍵合（Wire Bonding，WB）：最經(jīng)典使用最廣泛的互連技術，使用金屬線，利用熱、壓力、超聲波能量將金屬引線與基板焊盤緊密焊合，從而實現(xiàn)芯片與基板間的電氣互連和芯片間的信息互通。

在GaN器件的封裝中，引線鍵合也是最常采用的互連技術。以GaN HEMTs的某個典型封裝為例，內(nèi)部裸Die的部分就是由共計60個晶體管構成了一個多柵GaN器件。通過引線鍵合，把這60個晶體管的柵極和漏極，統(tǒng)一連接到柵極pad和漏極pad上，這兩個pad再分別和左右兩邊的引腳相連，源極的部分和中間一整片引腳相連，最后封裝好后對外界體現(xiàn)出來的，就是一個三端子的HEMT黑盒，這種長著三個引腳的封裝形式也是我們通常所說的晶體管外形封裝（Transistor Outline，TO）。

2、載帶自動焊（Tape Automated Bonding ，TAB）：從上面的介紹能看出，WB必須對每一個觸點分別打線，效率比較低，一個改進的想法就是只操作一次，就能同時連好所有的線。TAB技術就是先根據(jù)裸片的I/O接口分布，制作一條特制的載帶，載帶可以被看成是最早的柔性電路，在有機薄膜上，裸片引腳的對應位置提前加工好金屬比如銅引腳，然后只要把載帶貼到裸片上，一次性就實現(xiàn)了所有接口的連接。

3、凸塊（Bump）：是一種金屬凸點，從倒裝焊Flip Chip（FC，倒裝芯片）出現(xiàn)就開始普遍應用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀。

Bump起著界面之間的電氣互聯(lián)和應力緩沖的作用，從WB工藝發(fā)展到FC工藝的過程中，Bump起到了至關重要的作用。隨著工藝技術的發(fā)展，Bump的尺寸也變得越來越小，已經(jīng)從最初 Standard FlipChip的100um發(fā)展到現(xiàn)在最小的5um，下圖顯示了Bump尺寸的變化趨勢。

FC是由IBM在20世紀60年代研發(fā)出來，20世紀90年代后期形成規(guī)?；慨a(chǎn)， 主要應用于高端領域產(chǎn)品。 隨著銅柱凸塊技術的出現(xiàn)， 結合消費電子產(chǎn)品的快速發(fā)展和產(chǎn)品性能的需求，越來越多的產(chǎn)品轉(zhuǎn)向倒裝芯片封裝。所謂“倒裝”是相對于傳統(tǒng)的金屬線鍵合連接方式（ Wire Bonding，WB）而言的。 傳統(tǒng)WB工藝，芯片通過金屬線鍵合與基板連接， 電氣面朝上； 倒裝芯片工藝是指在芯片的I/O焊盤上直接沉積，或通過RDL（ReDistribution Layer，重布線層，接下來詳細介紹）布線后沉積凸塊（Bump），然后將芯片翻轉(zhuǎn)，進行加熱， 使熔融的焊料與基板或框架相結合，芯片電氣面朝下。與WB相比，F(xiàn)C封裝技術的I/O數(shù)多； 互連長度縮短， 電性能得到改善； 散熱性好， 芯片溫度更低；封裝尺寸與重量也有所減少。

4、RDL（ReDistribution Layer）重布線層，起著在二維平面電氣延伸和互聯(lián)的作用。在芯片設計和制造時，IO Pad一般分布在芯片的邊沿或者四周，這對于Bond Wire工藝來說自然很方便，但對于Flip Chip來說就有些困難了。因此，RDL就派上用場了，在晶元表面沉積金屬層和相應的介質(zhì)層，并形成金屬布線，對IO 端口進行重新布局，將其布局到新的，占位更為寬松的區(qū)域，并形成面陣列排布，如下圖所示。

RDL可分為扇入（FI）和扇出（FO），扇出對應著扇入，它們并不是在芯片工業(yè)發(fā)明的新名詞，在電路制作中也有。這里的扇入和扇出是指導出的凸點Bump是否超出了裸片Die的面積，從而是否可以提供更多IO。扇入就是在原芯片尺寸內(nèi)部將所需要的IO接口重排布完成，封裝尺寸基本等于芯片尺寸，在IO接口數(shù)量比較小的情況下可以采用這種技術。而當IO接口數(shù)量很大，在現(xiàn)有芯片的尺寸內(nèi)已經(jīng)放不下這些錫球了，就可以扇出技術，通過特殊的填充材料人為擴大芯片的封裝尺寸，在擴充后的整個范圍內(nèi)走線和排布IO。

下圖左邊的扇入型封裝一般稱作CSP（chip-scale packaging），即IO Bump一般只在Die/Chip投影面積內(nèi)部；而右邊扇出型則超出了裸片面積，從而提供了更多的IO Bump。

下面我們介紹的先進封裝中，F(xiàn)IWLP (Fan-In Wafer Level Package) ，F(xiàn)OWLP (Fan-Out Wafer Level Package) 里，RDL是最為關鍵的技術，通過RDL將IO Pad進行扇入或者扇出，形成不同類型的晶圓級封裝。在2.5D IC集成中，除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。在3D IC集成中，對于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重布線層將上下層芯片的IO進行對準，從而完成電氣互聯(lián)。隨著工藝技術的發(fā)展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯(lián)密度。

5、WLP，晶圓級封裝，在上面介紹封測流程時我們已經(jīng)提到了，在此做一些簡單的補充。相比于傳統(tǒng)封裝，WLP具有封裝尺寸小、高傳輸速度、高連接密度、生產(chǎn)周期短、工藝成本低等優(yōu)點。如下圖，WLP相比于常用的QFP（Quad Flat No-leads Package，方形扁平無引腳封裝，傳統(tǒng)封裝中以外形命名）BGA（Ball Grid Array Package，球柵陣列封裝），封裝面積大大縮小。

WLP可以被分成兩種結構類型：直接BOP（bump On pad）和RDL。BOP即錫球直接長在die的Al pad上，而有的時候，如果出現(xiàn)引出錫球的pad靠的較近，不方便出球，則用RDL將solder ball引到旁邊。如上所述，使用RDL的WLP又可分為FIWLP和FOWLP。最早的WLP是Fan In，bump全部長在die上，而die和pad的連接主要就是靠RDL的metal line，封裝后的IC幾乎和die面積接近。Fan out，bump可以長到die外面，封裝后IC也較die面積大（1.2倍）。

6、2D+封裝：在封裝技術的前期發(fā)展中，以上集中技術經(jīng)常用在2D封裝上，所謂2D封裝即是指芯片平鋪安裝在基板上，如 MCM（ Multi Chip Module，多芯片模塊）是常見的 2D 集成應用， 將多個裸芯片高密度水平安裝在同一多層基板上構成一個完整的部件。 扇出型晶圓級封裝同屬于2D封裝的創(chuàng)新技術， 具有高密度 RDL和TIV， 可用于高密度互連。在這個封裝技術的空間維度發(fā)展上，為了獲得更高的封裝密度，人們不再拘泥于2D平鋪，而是開始采用芯片堆疊的形式進行封裝。2D+即是這種，芯片堆疊在基板上，然后再通過鍵合線連接到基板，這樣就保留了基板的電氣連接，節(jié)省了封裝空間。

7、2.5D封裝：其關鍵技術是引入Interposer，通常譯為轉(zhuǎn)接板、插入層或中介層，即相對于2D封裝多引入了一層封裝結構。一般來說，轉(zhuǎn)接板通常對應著無源Interposer，插入層與中介層通常對應著有源Interposer。無源Interposer僅具備硅通孔TSV(Through Si Via)與再布線層RDL，如下圖所示。

需要注意的是Interposer不只可以使用硅中介層，也可以使用其他材質(zhì)，如玻璃，這時候穿越中介層的孔就不再是TSV了，而是TGV（Through Glass Via）。有源Interposer則是指在硅基Interposer上實現(xiàn)有源區(qū)，并以此來實現(xiàn)一定的系統(tǒng)功能。如下圖所示，有源垂直硅基插入層ATSI(Active Through Si Interposer)中實現(xiàn)了ADC、DAC、PMU 等多種功能。

請點擊輸入圖片描述（最多18字）

Interposer通過引線/凸塊/TSV 實現(xiàn)電氣連接（其中有TSV的是最常見的類型），它可以由硅和有機材料制成，充當多顆裸片和電路板之間的橋梁，完成異質(zhì)集成封裝。Interposer具有較高的細間距 I/O 密度和TSV形成能力，在2.5D封裝中扮演著關鍵角色。與RDL用于單顆芯片的重布線不同的是， Interposer主要用于連接多顆芯片與下方基板。硅中介層有TSV的2.5D封裝如下圖，芯片通常通過Micro Bump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道。

硅中介層無TSV的2.5D封裝一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，其與基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方可以安裝多個較小的裸芯片，但其無法直連到基板，故需要插入中介層，中介層上有RDL布線，可將芯片的信號引出到中介層的邊沿，然后通過Bond Wire連接到基板。Interposer則采用Bond Wire和封裝基板連接。

請點擊輸入圖片描述（最多18字）

8、3D封裝：其與2.5D封裝的主要區(qū)別在于2.5D封裝是在Interposer上進行布線和打孔，而3D封裝是直接在芯片上布線和打孔，電氣連接上下層芯片。3D集成目前在很大程度上特指通過3D TSV的集成。TSV是2.5D/3D 封裝解決方案的關鍵實現(xiàn)技術。TSV是一種垂直互連技術，目前最廣泛的是在晶圓中填充以銅，提供貫通硅晶圓裸片的垂直互連，用最短路徑將硅片一側(cè)和另一側(cè)進行電氣連通。 相比平面互連，TSV可減小互連長度和信號延遲，降低寄生電容和電感，實現(xiàn)芯片間的低功耗和高速通信，增加寬帶和實現(xiàn)封裝小型化。當前TSV主要用于硅轉(zhuǎn)接板、芯片三維堆疊等方面。

3D封裝多適用于同類型芯片堆疊，將若干同類型芯片豎直疊放，并由貫穿芯片疊放的TSV相互連接而成，見下圖。類似的芯片集成多用于存儲器集成，如DRAM Stack和FLASH Stack。

不同類別芯片進行3D封裝時，通常會把兩個不同芯片豎直疊放起來，通過TSV與下面基板相互連接，有時還需在其表面做RDL，實現(xiàn)上下TSV連接。

至此我們已經(jīng)對大部分的封裝技術進行了梳理，后面我們碰到具體的封裝產(chǎn)品時在我們的眼中就變成了封裝技術的組合。傳統(tǒng)封裝多以外形命名，如以外形命名的TO封裝、DFN、QFN封裝使用的多是WB技術，BGA也可以分為WB-BGA和FC-BGA，分別使用了Bump和WB/FC的組合。先進封裝中大致可以分為2D、2D+、2.5D和3D封裝，常見的先進封裝產(chǎn)品都可以歸為這三類，我們總結為如下思維導圖。限于篇幅，我們每類選擇一個代表性產(chǎn)品進行講解，其他產(chǎn)品根據(jù)名字在網(wǎng)絡上可以很容易的搜索到，結合我們的封裝技術分類法去理解也很簡單。

注：FOPLP（Fan-out Panel Level Package）面板級封裝，借鑒了FOWLP的思路和技術，但采用了更大的面板，因此可以量產(chǎn)出數(shù)倍于 300 毫米硅晶圓芯片的封裝產(chǎn)品。FOPLP技術是FOWLP 技術的延伸，在更大面積的方形載板上進行Fan-Out制程，因此被稱為 FOPLP 封裝技術，其Panel載板可以采用PCB載板，或者液晶面板用的玻璃載板。

1、InFO（Integrated Fan-out）是臺積電（TSMC）于2017年開發(fā)出來的FOWLP先進封裝技術，是在FOWLP工藝基礎上的集成，可以理解為多個芯片F(xiàn)an-Out工藝的集成，而FOWLP則偏重于Fan-Out封裝工藝本身。InFO給予了多個芯片集成的空間，可應用于射頻和無線芯片的封裝，處理器和基帶芯片封裝，圖形處理器和網(wǎng)絡芯片的封裝。下圖為FIWLP，F(xiàn)OWLP和InFO對比示意圖。

2、EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互連橋先進封裝技術是由英特爾提出并積極應用的，屬于有基板類封裝，因為EMIB也沒有TSV，因此也被劃分到基于XY平面延伸的先進封裝技術。EMIB理念基于硅中介層的2.5D封裝，是通過硅片進行局部高密度互連。與傳統(tǒng)2.5封裝的相比，因為沒有TSV，因此EMIB技術具有正常的封裝良率、無需額外工藝和設計簡單等優(yōu)點。傳統(tǒng)的SoC芯片，CPU、GPU、內(nèi)存控制器及IO控制器都只能使用一種工藝制造。采用EMIB技術，CPU、GPU對工藝要求高，可以使用10nm工藝， IO單元、通訊單元可以使用14nm工藝，內(nèi)存部分則可以使用22nm工藝，采用EMIB先進封裝技術可以把三種不同工藝整合到一起成為一個處理器。下圖是EMIB示意圖。

3、SoIC（System-on-Integrated-Chips，集成片上系統(tǒng)）也稱為TSMC-SoIC，是臺積電提出的一項新技術。SoIC是一種創(chuàng)新的多芯片堆棧技術，能對10納米以下的制程進行晶圓級的集成。該技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，因此具有有更高的集成密度和更佳的運行性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術形態(tài)。下圖是3D IC和SoIC集成的比較，具體的說，SoIC和3D IC的制程有些類似，SoIC的關鍵就在于實現(xiàn)沒有凸點的接合結構，并且其TSV的密度也比傳統(tǒng)的3D IC密度更高，直接通過極微小的TSV來實現(xiàn)多層芯片之間的互聯(lián)。

介紹完具體的封裝類型介紹之后，我們認為解釋兩個常見的問題是對大家有幫助的。其一是傳統(tǒng)封裝和先進封裝的劃分；其二是為什么封裝在半導體產(chǎn)業(yè)鏈中越來越重要。

1、傳統(tǒng)封裝與先進封裝雖然封裝技術總是在不斷進化的，今日之傳統(tǒng)封裝可能是昨日指先進封裝，今日之先進封裝在未來也可能變?yōu)閭鹘y(tǒng)封裝，在當下，通常大家將自第三階段起的封裝技術統(tǒng)稱為先進封裝技術。與上文一致，我們認為從技術層面區(qū)分先進封裝和傳統(tǒng)封裝會更加清晰。

傳統(tǒng)封裝的功能主要在于 芯片保護、尺度放大、 電氣連接三項功能，先進封裝和SiP在此基礎上增加了 “提升功能密度、縮短互聯(lián)長度、進行系統(tǒng)重構”三項新功能。正是由于這些新特點，使得先進封裝和SiP的業(yè)務從OSAT拓展到了包括Foundry、OSAT和System系統(tǒng)廠商。Foundry由于其先天具有的工藝優(yōu)勢，在先進封裝領域可以獨領風騷，系統(tǒng)廠商則是為了在封裝內(nèi)實現(xiàn)系統(tǒng)的功能開始重點關注SiP和先進封裝（SiP我們將在回答第二個問題時進行詳細介紹）。

了解了傳統(tǒng)封裝和先進封裝的功能不同后，我們想知道先進封裝和傳統(tǒng)封裝的分界點到底在哪里？或者說如何界定先進封裝呢？從技術層面看，界定的關鍵在于先進封裝的四要素：RDL、TSV、Bump、Wafer。任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進封裝。在先進封裝的四要素中，Bump起著界面互聯(lián)和應力緩沖的作用，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質(zhì)和載體，如下圖所示，為先進封裝四要素的功能示意圖。

如上所言封裝技術不斷發(fā)展，今日之先進封裝可能是明日之傳統(tǒng)封裝，因此對已有的先進封裝四要素我們也可以進行一個技術先進性的排序，如下圖所示：

這四個要素在我們的系列文章和上文都有介紹，從本質(zhì)來看，四要素中，Wafer是載體和基底，RDL負責XY平面的延伸，TSV負責Z軸的延伸，Bump負責Wafer界面間的連接和應力緩沖。這四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。隨著技術和工藝的發(fā)展，大要素會越來越大（即晶圓尺寸增大成本降低），而小要素則會越來越?。碦DL、TSV、Bump變小以支撐更高的互連密度）。

2、為什么封裝在半導體產(chǎn)業(yè)鏈中越來越重要？這要從摩爾定律說起 。摩爾定律在1965年被提出，其基本論點為在維持最低成本的前提下，以18-24個月為一個跨度，集成電路的集成度和性能將提升一倍。

我們所熟知的10nm、7nm芯片的命名方式是根據(jù)工藝節(jié)點而定的，其技術衡量指標為特征尺寸（critical dimension，CD），根據(jù)國際半導體技術路線圖（ITRS）的規(guī)定，工藝節(jié)點通常以晶體管的半節(jié)距（half-pitch）或柵極長度（gate length）等特征尺寸來表示。按照摩爾定律的發(fā)展規(guī)律，集成電路芯片的集成度每18-24個月翻一倍，即工藝節(jié)點以1/sqrt（2）的系數(shù)逐步縮減，工藝節(jié)點越小，制造工藝越先進。

從過去數(shù)十年的數(shù)據(jù)來看，集成電路的制造成本、芯片功耗和芯片性能這三大指標都沿著摩爾定律一直向前發(fā)展，因而其有效性一直得以延續(xù)。但隨著工藝節(jié)點不斷縮小，短溝道效應以及量子隧穿效應帶來的發(fā)熱、漏電等問題愈發(fā)嚴重，對縮微器件的性能產(chǎn)生由量到質(zhì)的影響，追求經(jīng)濟效能的摩爾定律日趨放緩，難以為繼。先進工藝帶來的設計成本、制造成本的急劇提升使得工藝的迭代速度已經(jīng)有所放緩。2015年發(fā)布的國際半導體技術線路圖（ITRS）顯示，隨著集成電路尺寸不斷減小，技術瓶頸在制約工藝的發(fā)展，從2015年以來產(chǎn)品換代速度已下降到24個月，這個速度預計將保持到2030年。

物理效應、功耗和經(jīng)濟效益是現(xiàn)階段制約摩爾定律演進的關鍵因素，當前需要重新探索集成電路的發(fā)展規(guī)律和路徑。新理論和新技術推動產(chǎn)業(yè)步入后摩爾時代。身處后摩爾時代，廠商必須突破原有的研發(fā)路徑，利用新理論和新技術來培育新的增長動力，性能與功耗的比值將成為評判技術和產(chǎn)品的重要指標。業(yè)界已提出后摩爾時代產(chǎn)業(yè)發(fā)展的四種路徑，即深度摩爾（More Moore）、擴展摩爾（More than Moore）、超越摩爾（Beyond Moore）和豐富摩爾（Much Moore）。有些資料不講Beyond Moore和Much Moore，因此也將More than Moore稱之為超越摩爾。

1、深度摩爾基本思路是從經(jīng)典CMOS轉(zhuǎn)向非經(jīng)典CMOS，半節(jié)距按比例減小，采用非經(jīng)典器件結構等，從結構的設計及布局來實現(xiàn)產(chǎn)品的微縮，其本質(zhì)是通過采用新的器件的結構和布局來實現(xiàn)芯片的設計和加工。SoC就是深度摩爾的一個重要應用。下圖展示了器件結構的變化：

2、擴展摩爾，技術優(yōu)勢和市場決定其價值。與深度摩爾所采用的方式不同，擴展摩爾的本質(zhì)是將不同功能的芯片和元件組裝拼接在一起封裝。其創(chuàng)新點在于封裝技術，在滿足需求的情況下，可快速和有效的實現(xiàn)芯片功能，具有設計難度低、制造便捷和成本低等優(yōu)勢。這一發(fā)展方向使得芯片發(fā)展從一味追求功耗下降及性能轉(zhuǎn)向更加務實的滿足市場需求。也就是說隨著摩爾定律的放緩，封裝的重要性不在局限于上文的保護和連接，而是開始承擔更重要的任務了，即封裝技術開始成為后摩爾時代的支撐芯片產(chǎn)業(yè)發(fā)展路徑之一。我們上文講到的MCM和SiP都是這種思路的延續(xù)，未來將進一步延續(xù)到Chiplet（小芯片、芯粒技術）。

在此我們對Chiplet做一個簡單的介紹，Chiplet的概念源于Marvell創(chuàng)始人周秀文博士，其基本思想是異構集成。在Chiplet的系統(tǒng)級架構設計下，通過2.5D/3D堆疊等先進封裝技術，使用10nm工藝制造出來的芯片也可以達到7nm芯片的集成度，但是投入要少的多。

除了支持不同功能的組件選用不同工藝節(jié)點外， Chiplet還允許將數(shù)字、模擬或高頻工藝的不同裸片集成到一起，甚至可以在設計中加入即高帶寬內(nèi)存（HBM）。也就是說具有標準功能的裸片可以混合并匹配，即獲得一種硬核形式的IP，從而讓工程人員專注于設計的差異化因素。 雖然傳統(tǒng)SoC設計方法學中IP已經(jīng)被設計成可以復用，但形成SoC原型設計以后的軟硬件協(xié)同驗證、后端與物理設計、 流片制造、封裝測試等流程依然需要完整實施。而對于Chiplet，則是一個已經(jīng)走完了完整設計、制造、測試流程的成品小裸片，僅需要直接做一次封裝加工就可以使用起來，其復用程度遠超過現(xiàn)在的IP。

很多人會把MCM、SiP、Chiplet混淆，在此我們有必要進行一下說明。MCM最初僅集成多個芯片，不包括無源器件或其他組件。隨著概念的發(fā)展，MCM 的尺寸越來越大并集成了額外的組件，于是 SiP 誕生了。MCM和SiP之間的主要區(qū)別在于MCM不必是一個完整的系統(tǒng)，且MCM一般屬于2D封裝。根據(jù)定義，SiP是單個封裝中的系統(tǒng)，一般屬于3D封裝。Chiplet是將一個單顆SOC芯片的功能拆分成眾多小芯片，然后運用高級封裝技術（2.5D/3D/Fanout等）在一個封裝里重組成一個龐大復雜的系統(tǒng)，以此降低芯片總成本。某些模塊不用使用最高端的wafer制程，而且還可以在后續(xù)項目復用一些Chiplet die。和SiP不一樣的是，Chiplet并不是一種封裝類型或技術，而是一種芯片設計模式。而要實現(xiàn)Chiplet這種新的IP重用模式，先進封裝技術是基礎，如2.5D/3D/Fanout等。而且Chiplet需要全芯片產(chǎn)業(yè)鏈（芯片設計/晶圓代工/封測代工/EDA）的推動。

3、超越摩爾：在芯片目前的架構中，信息的傳遞和處理都是以電子作為基本單元。從信息傳遞的角度來看，單電子不能傳遞信息，多電子組合才能。此外，信號在傳遞過程中還會消耗能量并產(chǎn)生熱量。若尋找到其他基本單元自身可以攜帶信息或者信息傳遞過程中不會消耗能量，將會降低功耗并提升性能，這類研究就屬于超越摩爾。目前越越摩爾方向主要處在研究階段，量子器件、自旋器件、磁通量器件、碳納米管或納米線器件等能夠?qū)崿F(xiàn)自組裝的器件是超越摩爾方向研究的熱點。

4、豐富摩爾：在微納電子學、物理學、數(shù)學、化學、生物學、計算機技術等領域高度交叉和融合的背景下，期待對集成電路的理解可能進入到另外一個維度，在制作工藝和產(chǎn)品上實現(xiàn)質(zhì)的飛躍。這需要相關學科理論的突破才能實現(xiàn)，現(xiàn)階段還未取得有效進展。

從技術的角度看，超越摩爾和豐富摩爾這兩大方向突破尚需時日，從研究突破到實現(xiàn)量產(chǎn)，還有很長的路要走，并且，這兩大方向目前尚未出現(xiàn)確定趨勢。深度摩爾和擴展摩爾在技術研發(fā)和量產(chǎn)工藝方面則更接近商用量產(chǎn)，將會是未來一段時間集成電路產(chǎn)業(yè)的發(fā)展趨勢。

至此我們已經(jīng)對芯片封測的前世今生、未來發(fā)展都有了較為全面的了解。下次我們將繼續(xù)我們的征程，我們下次再見。