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https://hdlbits.01xz.net/wiki/Exams/m2014_q6b

考慮如下所示的狀態(tài)機，它有一個輸入 w 和一個輸出 z。

假設(shè)你希望使用三個觸發(fā)器和狀態(tài)代碼 y[3:1] = 000, 001, ..., 101 分別用于控制有限狀態(tài)機輸出狀態(tài) A、B、...、F 。 上面給出了有限狀態(tài)機的狀態(tài)分配表。 做出觸發(fā)器 y[2] 的下一個狀態(tài)表達(dá)式。

這里只討論只為 y[2] 實現(xiàn)下一個狀態(tài)邏輯。? （這更像是一個有限狀態(tài)機問題，而不是 Verilog 編碼問題。）

題目

答案

有限狀態(tài)機（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型。狀態(tài)機不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計的系統(tǒng)級和 RTL 級有著廣泛的應(yīng)用。

Verilog 中狀態(tài)機主要用于同步時序邏輯的設(shè)計，能夠在有限個狀態(tài)之間按一定要求和規(guī)律切換時序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個輸入值，還取決于當(dāng)前所在狀態(tài)。狀態(tài)機可分為 2 類：Moore?狀態(tài)機和?Mealy?狀態(tài)機。

參考內(nèi)容：

6.3 Verilog 狀態(tài)機?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-fsm.html