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Verilog基礎(chǔ)之十二、分頻器實(shí)現(xiàn)

2023-07-01 22:02 作者:行中悟_悟中行  | 我要投稿

一、前言

????分頻器即將高頻率的信號(hào)轉(zhuǎn)化為更低頻率的信號(hào),常用的分頻可使用鎖相環(huán)PLL來(lái)實(shí)現(xiàn),也可自己編寫(xiě)RTL代碼來(lái)實(shí)現(xiàn)。根據(jù)分頻的系數(shù)N(假設(shè)信號(hào)頻率為M,分頻系數(shù)為N,則分頻后的信號(hào)頻率為M/N)分為奇數(shù)分頻和偶數(shù)分頻,奇數(shù)分頻根據(jù)占空比可分為50%占空比和非50%占空比。

二、工程設(shè)計(jì)

2.1 工程代碼

????代碼文件中包含了偶數(shù)分頻,占空比為50%的奇數(shù)分頻,占空比為非50%的奇數(shù)分頻。待分頻的信號(hào)頻率為周期1ns的方波信號(hào),偶數(shù)分頻的分頻系數(shù)為10,奇數(shù)分頻的分頻系數(shù)為7.

奇數(shù)分頻占空比為50%的實(shí)現(xiàn)為一個(gè)上升沿觸發(fā)的奇數(shù)分頻信號(hào)與一個(gè)下降沿觸發(fā)的偶數(shù)分頻信號(hào)相與獲得

2.2 測(cè)試文件代碼

2.3 綜合結(jié)果

途中odev_out為占空比50%的奇數(shù)分頻輸出,由綜合結(jié)果可知采用了一個(gè)LUT2來(lái)實(shí)現(xiàn)clktemp1和clktemp2的相與操作,clktemp1和clktemp2即為相同奇數(shù)分頻的信號(hào),區(qū)別是一個(gè)一個(gè)上升沿觸發(fā),一個(gè)下降沿觸發(fā)

信號(hào)反向的操作,以信號(hào)even_out輸出為例,即將FDCE的輸出Q反饋連接到LUT5的輸入,再傳輸?shù)紽DCE的數(shù)據(jù)輸入端口D。

2.4 仿真結(jié)果

圖中紅色為偶數(shù)分頻的輸出,周期為20ns,黃色為基數(shù)分頻信號(hào),占空比非50%,紫色為基數(shù)分頻信號(hào),占空比為50%



Verilog基礎(chǔ)之十二、分頻器實(shí)現(xiàn)的評(píng)論 (共 條)

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