本題鏈接：

https://hdlbits.01xz.net/wiki/Sim/circuit6

這是一個組合電路。 閱讀仿真波形來確定電路的作用，然后實現(xiàn)它。

題目

答案

輸出波形

未知電路

case 語句是一種多路條件分支的形式，可以解決 if 語句中有多個條件選項時使用不方便的問題。case 語句支持嵌套使用。case 語句中的條件選項表單式不必都是常量，也可以是 x 值或 z 值。當多個條件選項下需要執(zhí)行相同的語句時，多個條件選項可以用逗號分開，放在同一個語句塊的候選項中。但是 case 語句中的 x 或 z 的比較邏輯是不可綜合的，所以一般不建議在 case 語句中使用 x 或 z 作為比較值。

參考內(nèi)容：

4.6 Verilog 多路分支語句 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-case.html