本題鏈接：

https://hdlbits.01xz.net/wiki/Bcdadd100

這里提供了一個(gè) BCD 單位加法器 BCD _ fadd，該加法器將兩個(gè) BCD 數(shù)字和進(jìn)位相加，并產(chǎn)生和和進(jìn)位

實(shí)例化100個(gè) bcd_fadd 以創(chuàng)建100位bcd并行加法器。加法器應(yīng)將兩個(gè)100位 BCD 數(shù)字（壓縮為一個(gè) 400 位的向量）和一個(gè)進(jìn)位相加，以產(chǎn)生100位和并輸出。加法器應(yīng)將兩個(gè) 100 位的 BCD 數(shù)（打包成一個(gè)?400 位向量）和一個(gè)進(jìn)位相加，以執(zhí)行產(chǎn)生一個(gè) 100 位的和。

題目

提示:

實(shí)例數(shù)組或generate語(yǔ)句在這里很有用。

答案

在一個(gè)模塊中引用另一個(gè)模塊，對(duì)其端口進(jìn)行相關(guān)連接，叫做模塊例化。模塊例化建立了描述的層次。信號(hào)端口可以通過(guò)位置或名稱關(guān)聯(lián)，端口連接也必須遵循一些規(guī)則。

當(dāng)例化多個(gè)相同的模塊時(shí)，一個(gè)一個(gè)的手動(dòng)例化會(huì)比較繁瑣。用 generate 語(yǔ)句進(jìn)行多個(gè)模塊的重復(fù)例化，可大大簡(jiǎn)化程序的編寫過(guò)程。

參考資料：

5.2 Verilog 模塊例化 | 菜鳥(niǎo)教程：

https://www.runoob.com/w3cnote/verilog-generate.html