【計算機組成原理（三）】先行進位加法器/超前進位加法器原理及延遲時間計算
2023-06-01 15:13 作者:Boanerges113 | 我要投稿
n-bits的CLA，最后一個進位信號可以由n+1個邏輯blocks相加，最長的那個logic block是由n+1個輸入相乘（這兩點可以從遞推式中看出），對于進位部分可以總結為PG計算-AND-OR的3T計算層次。
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21:30
?異或門時延3T，mormal gate時延T
這個4-bits的CLA中時延是6T
然后異或門固定只討論只有兩輸入的情況
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23:22
?CLA部件固定2T輸出所有進位信號
對于4-bits的CLA，計算完所有進位信號后，
就直接計算當位信號S，
當位信號S就需要前一個進位信號C去參與一個異或門就行
總結：
預備信號P, G求解，有與門，XOR或OR，取最長的
CLA模塊對進位信號求解，固定為2T（里面是求每個展開logic block的積的與門，和求和所有積的或門）
最后是求當位信號S的與或門（3T）
如果不考慮門之間的時延差別，那就是T+2T+T = 4T
注：進位信號的遞推式可以是XOR，可以是OR，唯一的區(qū)別是當A = B =1時，P = 1或是0
但是此時G =AB = 1恒成立，所以進位信號直接是1
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