本題鏈接：

https://hdlbits.01xz.net/wiki/Dff

D觸發(fā)器是一種（通常）在上升沿觸發(fā)存儲一位數(shù)據并定期更新的電路。

D觸發(fā)器由邏輯合成器在時鐘always塊時創(chuàng)建（參見?alwaysblock2）。D觸發(fā)器是最簡單的“組合邏輯塊加觸發(fā)器”形式，其中組合邏輯部分只是一個線網。

創(chuàng)建一個D觸發(fā)器。

題目

答案

輸出波形

順序塊用關鍵字 begin 和 end 來表示。

順序塊中的語句是一條條執(zhí)行的。當然，非阻塞賦值除外。

順序塊中每條語句的時延總是與其前面語句執(zhí)行的時間相關。

在本節(jié)之前的仿真中，initial 塊中的阻塞賦值，都是順序塊的實例。

參考內容：

4.4 Verilog 語句塊 | 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-statements-block.html