今日，從國家知識產權局官網獲悉，華為公開了一種芯片堆疊封裝及終端設備專利，申請公布號為CN114287057A，可解決因采用硅通孔技術而導致的成本高的問題。

專利摘要顯示，該專利涉及半導體技術領域，其能夠在保證供電需求的同時，解決因采用硅通孔技術而導致的成本高的問題。

具體來看，該芯片堆疊封裝（01）包括：設置于第一走線結構（10）和第二走線結構（20）之間的第一芯片（101）和第二芯片（102），所述第一芯片（101）的有源面（S1）面向所述第二芯片（102）的有源面（S2）；

第一芯片（101）的有源面（S1）包括第一交疊區(qū)域（A1）和第一非交疊區(qū)域（C1），第二芯片（102）的有源面（S2）包括第二交疊區(qū)域（A2）和第二非交疊區(qū)域（C2）；

第一交疊區(qū)域（A1）與第二交疊區(qū)域（A2）交疊，第一交疊區(qū)域（A1）和第二交疊區(qū)域（A2）連接；第一非交疊區(qū)域（C1）與第二走線結構（20）連接，第二非交疊區(qū)域（C2）與第一走線結構（10）連接。

在前不久的華為2021年年報發(fā)布會上，華為輪值董事長郭平表示，未來華為可能會采用多核結構的芯片設計方案，以提升芯片性能。同時，采用面積換性能，用堆疊換性能，使得不那么先進的工藝也能持續(xù)讓華為在未來的產品里面，能夠具有競爭力。

值得一提的是，這是華為首次公開確認芯片堆疊技術。也就是說，可以通過增大面積，堆疊的方式來換取更高的性能，實現(xiàn)低工藝制程追趕高性能芯片的競爭力。